In vielen Fällen erhält die Arbeitsvorbereitung oder die CAM-Abteilung beim Leiterplattenhersteller eine komplette, sehr umfangreiche Dokumentation aus Werksnorm, Zeichnungen, Bestellunterlagen mit technischen Hinweisen und natürlich den digitalen Datensätzen der Leiterplatte. Aufgabe der Mitarbeiter ist es dann, aus allen diesen Unterlagen, die relevanten Punkte herauszuarbeiten.
Insbesondere wenn Hinweise in verschiedenen Dokumenten hinterlegt werden, kommt es häufig vor, dass die Angaben widersprüchlich sind, da nur selten beide Bereiche synchron „gepflegt“ werden. Die Gefahr, wichtige Informationen zu übersehen oder falsch zu interpretieren, ist dann besonders groß. Deshalb gilt auch hier - weniger ist mehr. Im Optimalfall erhält der Leiterplattenhersteller ein Schriftstück - oder eine „readme“-Datei -, in der alle relevanten Informationen zusammenfassend dokumentiert sind.
Beim Leiterplattenlayout ist es eine Aufgabe des Leiterplatten-Designers, sich mit der technischen Machbarkeit seines Entwurfes, den Möglichkeiten eines Leiterplattenherstellers oder dem marktüblichen Standard für die Herstellung einer Leiterplatte auseinander zusetzen. Wenn dies nicht erfolgt oder das Layoutprogramm sogar mit falschen Parametern arbeitet, muss der CAM-Mitarbeiter beim Leiterplattenhersteller mithilfe des DRC (Design Rule Check) Fehler beheben (Bild 1).
Bild 1: Mit dem Design Rule Check (DRC) prüft das CAM-Programm die Leiter- plattendaten und ermittelt Abweichungen vom technisch Machbaren. In diesem Fall ist der Abstand zwischen zwei Pads zu gering.
Zu einem „Problem“ kann das Datenformat werden, das für die Übertragung der Layoutinformationen - Kupferlagen, Lötstopplacke, etc. - gewählt wird. In Zeiten von Extended Gerber oder auch ODB++ ist es nicht mehr sinnvoll, das alte Format Standard Gerber zu verwenden.
Standard Gerber bedeutet einen sehr hohen Zeitaufwand beim Einlesen der Daten aufgrund der Zuordnung von Blendentabellen - häufig sogar eine Blendentabelle pro Layer. Darüber hinaus hat es ein hohes Fehlerpotential angesichts des großen Interpretationsspielraums beim Konvertieren der Daten -z.B. Leading/Trailing, negative Elemente und Rasterpolygone sind unbekannt. Im ungünstigsten Fall kann aufgrund des Interpretationsspielraums beim Datenexport die Netzliste verändert werden, was vom Leiterplattenhersteller nicht festgestellt werden kann.
Bei der Bereitstellung von Bohrinformationen ist zu beachten, dass die Bohrdurchmesser (Toolzuordnung) in der Bohrdatei enthalten sind (z.B. Excellon2 oder SM3000). Alle gängigen Layoutprogramme sind in der Lage diese Informationen zu exportieren, so dass die CAM-Software des Leiterplattenherstellers diese Durchmesserinformationen automatisch zuordnen kann. Alternativ müssen die Tools mithilfe einer Legende von Hand „eingetippt“ werden – was bei 20 oder mehr unterschiedlichen Tools sehr fehlerträchtig wird.
Viele Layouter arbeiten mit dem Programm Eagle oder Target, dessen Ausgabeformate von den meisten Leiterplattenherstellern gelesen werden können. Die häufigsten Probleme mit Eagle-Boards ergeben sich durch die Verwendung von Lagen, die nicht standardmäßig importiert/exportiert werden – sogenannten Sonderlagen. Sind diese nicht eindeutig definiert, können wichtige Informationen verloren gehen.
Je nach Produktionsverfahren benötigt man für die Herstellung von Durchkontaktierungen unterschiedlich große Restringe. Bei der Definition der für Durchkontaktierungen nötigen Bohrlöcher bedarf es beim Leiterplattenhersteller einer Bohrzugabe. Das bedeutet, dass die Bohrungen selbst größer ausgeführt werden, um nach dem Metallisierungsprozess, den vom Leiterplatten-Designer gewünschten Enddurchmesser zu erreichen. In vielen Fällen wird diese Bohrzugabe jedoch nicht berücksichtigt und somit ein nicht ausreichend großer Restring generiert.
Definiert der Leiterplattenlayouter Ringe (Donuts) anstelle von runden Lötanschlussflächen mit Bohrungen, müssen diese durch die Arbeitsvorbereitung überarbeitet werden. Bohrungen und Restringe müssen unabhängig vom Produktionsverfahren immer gemeinsam geschützt bzw. freigestellt werden. Bei Ringen wäre das nicht möglich - das Kupfer würde wieder aus der Bohrung geäzt oder es würde erst keine Hülse aufgebaut werden.
Beim Metallisierungsprozess von Bohrungen ist der sog. Aspect Ratio (AR) zu beachten. Dieser ist der Quotient aus Bohrlochdurchmesser und Bohrlochtiefe.
Flüssige Medien (z.B. die Chemie im Galvanikprozess zur Abscheidung von Kupfer) müssen das Bohrloch durchdringen. Je kleiner die Bohrung und je tiefer das Bohrloch, desto schwieriger wird es. Aufgrund der Oberflächenspannung gelingt es dem Medium ab einem bestimmten Verhältnis dann nicht mehr.
Der Aspect Ratio von durchgehenden Bohrungen ist ~1:8, d.h. das Bohrloch darf bis zu 8x tiefer sein als die Bohrung im Durchmesser misst. Bei Sacklochbohrungen (Blindvias) ist der AR ~1:1.
Für das Leiterplattenlayout von Durchkontaktierungen - z.B. eine Ankontaktierung auf einer Innenlage, müssen die Registrierungstoleranzen berücksichtigt werden. Als Isolationsabstand definiert der Leiterplattenhersteller, wie weit ein anderes Potential auf Innenlagen von einer Bohrlochkante minimal entfernt sein darf.
Dieser Isolationsabstand dient also als „Sicherheit“, um Kurzschlüsse, durch den beim Stapeln und Verpressen der Multilayer bedingten Lagenversatz, zu vermeiden. Wie groß der Isolationsabstand zu wählen ist, hängt von der Lagenanzahl und den Fertigungsanlagen des Leiterplattenherstellers ab. Sie ist im Normalfall in der „Technischen Machbarkeit“ definiert.
Der Registrierungsversatz spielt auch bei der Lötstoppmaske (Bild 2) eine wichtige Rolle. Der Sinn der Lötstoppmaske ist es, das Lot in einem definierten Bereich zu halten und Kurzschlüsse durch Lotbrücken mit anderen Pads/Potentialen zu vermeiden.
Wie alle Fertigungsprozesse, so ist auch der Belichtungsprozess für die Lötstoppmaske in der Genauigkeit Toleranzen unterworfen. Mit der Folge, dass die Lötstopplackfreistellung größer sein muss, als das Lötpad selbst - wenn die Lötanschlussflächen in jedem Fall ohne Lack sein sollen.
Führt der Leiterplattendesigner die Freistellung nicht dementsprechend aus, kann der Leiterplattenhersteller die Lötstoppmaske gemäß seinen Prozessgenauigkeiten ohne großen Aufwand anpassen. Schwieriger wird es, wenn in einigen Bereichen - z.B. bei BGAs (Bild 3) - die lackfreien Flächen gemäß dem vom Bauteilhersteller vorgegebenem Lotdepot definiert sind, in den restlichen Bereichen aber die Toleranzanpassung dem Leiterplattenhersteller überlassen wird. Dann ist es erforderlich, diese Bereiche eindeutig zu kennzeichnen oder sie gar mithilfe einer Extra-Lage zu separieren.
Bild 2: Ein Ausschnitt der Lötstoppmaske eines Leiterplattenlayouts mit 16 Kupferlagen, Lötstopplagen, Positionsdruck und fünf Bohrdateien - Durchkontaktierungen, Blindvias, Buriedvias.
Bild 3: Für BGAs gelten andere Regeln als für normale SMDs. Die Öffnung der Lötstoppmaske bestimmt das Lotdepot. Sie sollten separat oder gar mit einer eigenen Masken-Lage definiert werden.
Insbesondere bei Finepitch-Bauteilen ist zu beachten, dass die verbleibenden Stege zwischen den Lötanschlussflächen, die „Lötstopp-Reststege“, eine Mindestbreite aufweisen müssen, um einen festen Halt auf der Leiterplatte zu gewährleisten. Sind die Abstände nicht ausreichend, muss der Leiterplattenhersteller die Anschlussbereiche komplett freistellen (blocken).
Die CAM-Software des Leiterplattenherstellers ist zwar in der Lage, für eine Einzelleiterplatte die Daten für eine Pastendruckschablone incl. Fiducials im endgültigen Nutzenformat zur Verfügung zu stellen, aber, was jedoch wie mit Lotpaste bedruckt werden soll bzw. wie groß die Flächen für die Lotpaste letztendlich ausgeführt werden müssen, weiß nur der Leiterplatten-Designer bzw. der Bestücker.
Für Schriften oder Logos auf der Leiterplatte sollte eine ausreichend große Strichstärke verwendet werden. Für die Darstellung der Beschriftung und der Logos müssten sonst unnötig teure Produktionsverfahren für Feinstrukturen gewählt werden. Arbeitet der Leiterplattenlayouter gar mit Linienstärke „0“, werden die damit gezeichneten Elemente in seinem CAD-System zwar auf dem Bildschirm angezeigt, aber in vielen Fällen nicht ausgegeben bzw. exportiert. Somit erhält der Leiterplattenhersteller unvollständige Layoutinformationen - was nur durch Zufall festgestellt werden kann.
Die Außenkontur - „Board Outline“ oder „Dimension-Layer“ - definiert den Fräsweg zum Heraustrennen der Leiterplatte. Sind diese Konturlinien - im Optimalfall eine eigene Konturlage - nicht geschlossen, ist es für den Leiterplattenhersteller oft sehr schwierig, diese neu zu konstruieren.
Insbesondere für die Erstellung oder Korrektur komplexer Konturen ist das CAM-System beim Leiterplattenhersteller nicht konzipiert. Für die Nutzenfertigung bzw. -konstruktion ist es optimal, die Nutzenzeichnung - z.B. im Format DXF oder HPGL - digital zur Verfügung zu stellen. Diese können dann importiert und für die weitere Bearbeitung genutzt werden.
Ein wichtiges Ziel bei der Entwicklung eines Produkts ist der erfolgreiche Herstellungsprozess. Der Designer einer Leiterplatte hat dafür viele Aspekte zu beachten. Berücksichtigt er zusätzlich diese zehn Punkte, steht im Normalfall einer unproblematischen Leiterplatten-Produktion nichts mehr im Wege. Die Arbeitsvorbereitung beim Leiterplattenhersteller ist dann in der Lage ohne großen Abstimmungsaufwand mit dem Leiterplattenlayouter die Daten für die Produktion vorzubereiten. Dies spart beiden Seiten Zeit und dem Auftraggeber Kosten.